Analog VCO のこぎり波編 ブレッドボードで実験

前回シミュレーションしたのこぎり波出力のVCOをブレッドボードで実験しました。

回路図

基準電圧VREFは抵抗の分圧をボルテージフォロアで補強、電流源はJFETを使った可変電流源にして使いました。

VREFの点の電位は+5Vになります。

JFET J1の電流を制限する抵抗R8の値は5kΩです。J1のドレインが負電位になると電流が流れなくなるため、J1のソースはGNDではなくVEEに接続しました。

過渡解析

出力は±5Vp-pののこぎり波、J1（定電流源）のドレイン電流（Id(J1)）は100uA弱で、のこぎり波リセット時に短いパルス電流が流れています。

ブレッドボード図

J1のドレインとQ1のコレクタの間にテスタ(OWON B35:DC/mAモード)を挿入して、出力波形の周波数を設定する電流を測定しました。

電源： 電流/電圧計付可変両電源
電源電圧: +11.46V / -11.14V
OPAMP: NJM4580DD
Q1: 2SA1050-GR
J1: 2SK170-BL
VREF: 5.0V ±0.2V (変動あり)

Ic=101.2uA

出力振幅は±5Vp-p程度、周波数は1kHz程度です。シミュレーションでは500Hz程度なので約2倍。誤差が大きい？

定電流源のPOTを調節して、吸い込み電流を変えて電流対周波数のグラフをとってみました。

まずまず直線的に比例していると思います。

測定データ

Ic(uA)	Frequency(Hz)
4.9	49.42
10	101.4
20.05	207.2
30.2	306.3
51	517
101.2	1017
203	2003
299	2878
499	4658

メモ：

JFETを使った可変定電流源は、抵抗値に対してリニアに出力電流が変わるものだとばかり思っていましたが、どうも指数関数的な変化のようです。

JFETのドレイン電流(ID)対ゲート・ソース電圧(VGS)のカーブに沿っている？（検証はしていません。）