Antilog-NPNO Ver.1.1の問題点を改善したVer.1.2を製作しました。
回路図
基板図
改善点
- CV直入力の端子を設けた。
- BIASとScaleを設定するトリム(RV3、RV4)を横型にしてラックにマウントした状態でも調整しやすくした。
- SawVCOと接続するコネクタを後ろ側にまとめ、配線しやすくした。
- トランジスタ差動ペア(Q1、Q2)の間隔を狭め熱結合しやすくした。
- 基板取付POT(RV1、RV2)のフットプリント(1-2-3)が逆だったのを修正。
- BIAS値を測定するテストポイント(TP_ADJ)を設けた。
- 基板上にVIAを開け表裏のベタGNDのインピーダンスを下げた。
などです。
また、R15に温度補償抵抗(3300ppm/℃)を用い、Q1、Q2、R1をエポキシ接着剤(コニシ/クイック5)で熱結合しました。
OPアンプはFET入力のNJM072Dを使用しています。
プリント基板
ラックにマウントして簡単に調整してCV対出力周波数を測定しました。
CV=0V
CV=1V
CV=2V
CV=3V
CV=4V
CV=5V
| CV[V] | Code | 理論値[Hz} | 測定値[Hz] | 誤差[Hz] | 誤差[%] |
|---|---|---|---|---|---|
| 0 | A0 | 55 | 52.1 | -2.9 | -5.3% |
| 1 | A1 | 110 | 108.9 | -1.1 | -1.0% |
| 2 | A2 | 220 | 222.4 | 2.4 | 1.1% |
| 3 | A3 | 440 | 454.3 | 14.3 | 3.3% |
| 4 | A4 | 880 | 928.8 | 48.8 | 5.5% |
| 5 | A5 | 1760 | 1912.7 | 152.7 | 8.7% |
Scaleが少し広いようですが、Ver.1.1より調整しやすくなりました。もう少し追い込めるかな？
メモ
RV1、RV2の位置がラックの上面に対して下すぎるのでパネル上面がやや間延びしています。POTの位置を上にずらすか、基板の外形に切り欠けを入れるか。
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